Design Entry FPGA
Bisa dalam bentuk text yaitu bahasa pemrograman VHDL (Very High Speed Intregrated Hardware Description Language), maupun dalam bentuk scematic capture berupa gambar-gambar simbol gerbang logika yang disatukan sehingga menjadi rangkaiaan yang utuh.
SIMULATON
Ada
2 cara Anda dapat menciptakan stimulus simulasi:
·
Menggunakan editor gelombang interaktif.
·
Menggunakan testbench. Interaktif gelombang
Editor
Menggunakan editor gelombang interaktif,
Anda
memasukkan bentuk input (dengan beberapa klik mouse komputer Anda), dan
software simulator menarik bentuk output.Jika Anda baru mulai bermain dengan
FPGA, cobalah editor gelombang interaktif pertama karena lebih mudah daripada
menulis testbenches.
Testbench desain
Sebuah
desain testbench adalah non-disintesis HDL file yang menciptakan stimulus untuk
file lain (biasanya disintesis).
Berikut ini contohnya:
Mari
kita berasumsi bahwa sirkuit ini disintesis perlu dilaksanakan.
Modul
gerbang (a, b, q, r);
masukan
a, b;
Output
q, r;
menetapkan
q = a & b; / / satu gerbang AND
menetapkan
r = a | b, / / satu gerbang OR
endmodule
Testbench
A bisa:
Modul
testbench_for_gates;
/ /
Kita menciptakan stimulus tertentu dengan Toggling sinyal "a" dan
"b" setiap 50 kali-unit
reg
a, b;
awal
mulai
a = 0, b = 0;
# 50 a = 1;
# 50 a = 0, b = 1;
# 50 a = 1;
# 50 $ selesai;
akhir
/ /
Dan kami menerapkan stimulus untuk "gerbang". Sebagai tanggapan,
"gerbang" drive "q" dan "r" sinyal
kawat
q, r;
gerbang
my_gates (a, b, q, r);
/ /
Dan kita dapat memverifikasi bahwa "q" dan "r" memiliki
nilai yang tepat
selalu
@ (a atau b) jika (q = (a & b)!) $ display ("ERROR dalam sinyal
q");
selalu
@ (a atau b) jika (r = (a | b)!) $ display ("ERROR dalam sinyal r");
endmodule
Testbench
ini biasanya ditulis dalam bahasa yang sama perilaku (VHDL atau Verilog) dari
rangkaian yang diuji.VHDL dan Verilog memiliki kekuatan yang berbeda. Sebagai
contoh, pengguna tingkat lanjut mungkin seperti struktur tipe lanjutan VHDL,
atau antarmuka Verilog dengan kode C (Verilog "PLI").
HDL simulator
Testbench
Sebuah dijalankan (simulasi) menggunakan "simulator HDL". FPGA
software tidak termasuk simulator HDL. Kadang-kadang Anda bisa mendapatkan
trial waktu terbatas bebas dari simulator yang tersedia secara komersial dengan
perangkat lunak FPGA. Atau mencoba salah satu dari ini:
The
Icarus Verilog simulator gratis (PC Linux dan Windows)
Pragmatis
itu bebas Cver GPL Verilog simulator (PC Linux, Solaris Sparc dan Apple Mac OS
X)
The
FreeHDL GPL VHDL simulator (PC Linux)
The
VHDL VHDL simulator Simili (gratis untuk penggunaan pribadi)
The
GHDL VHDL simulator
Daftar
alat Verilog gratis dan komersial
VCD
simulasi penampil
Simulator
HDL dapat, saat menjalankan simulasi, merekam setiap sinyal dan menulis mereka
ke sebuah file "VCD". Yang pada gilirannya memungkinkan untuk
menggunakan penampil VCD grafis untuk melihat nilai-nilai sinyal selama
simulasi. Coba penampil gelombang bebas GTKWave.
Sintesis
dan tempat-dan-rute (P & R)
Perangkat lunak FPGA tugas
utama, selain untuk memfasilitasi desain-masuk, adalah untuk mensintesis dan
tempat-dan-rute desain Anda. Apa artinya ini?
sintese
Sintesis
mengambil desain Anda (HDL atau skema) dan menciptakan netlist datar dari itu.
Netlist
adalah hanya itu, sebuah "daftar jaring", menghubungkan gerbang dasar
atau flipflops bersama-sama. Format file netlist dapat proprietary, tetapi
"EDIF" Format sekarang standar industri. Datar berarti netlist tidak
memiliki hirarki, melainkan satu file besar dengan semua jaring di dalamnya
(tapi nama bersih mungkin masih mencerminkan hirarki desain asli Anda).
Sintesis
dapat dilakukan dengan (gratis atau tidak bebas) software vendor FPGA, tetapi
juga dapat dilakukan oleh pihak ketiga (non-free) software, dan karena kedua
bahasa HDL dan format EDIF sekarang standar industri, banyak perusahaan
memiliki diambil tantangan dan memberikan perangkat lunak tersebut. Melakukan
sintesis menggunakan perangkat lunak pihak ketiga biasanya menghasilkan lebih
dioptimalkan netlists, yang berarti Anda dapat menempatkan lebih dan logika /
atau lebih cepat ke dalam FPGA Anda.
Tempat-dan-rute
Tempat-dan-rute
(P & R) menjelaskan beberapa proses di mana unsur-unsur netlist secara
fisik tempat dan dipetakan ke sumber daya FPGA fisik, untuk membuat file yang
dapat didownload dalam chip FPGA.
P
& R dapat mengambil beberapa detik untuk FPGA kecil, atau beberapa jam
untuk satu besar.
P
& R selalu dilakukan oleh software dari vendor FPGA FPGA, karena vendor
FPGA tidak mempublikasikan informasi yang cukup tentang internal perangkat
mereka untuk mengizinkan perusahaan lain untuk membuat P & R software. Saya
kira perusahaan lain bisa mencoba untuk reverse-engineer informasi, tetapi
untuk sekarang, Anda akan memiliki pilihan selain menggunakan vendor perangkat
lunak FPGA untuk P & R.
0 Response to " Design Entry FPGA"
Posting Komentar