VHDL dan Verilog
VHDL dan Verilog adalah
sebagai berbeda seolah-olah Anda mengambil analogi antara C dan Delphi
(PASCAL).Keduanya memiliki sintaks yang berbeda, tetapi dapat mencapai hasil
yang sama.
Orang-orang digunakan untuk bahasa terstruktur mungkin akan lebih mudah untuk memulai di Verilog.VHDL adalah lebih mapan dari Verilog (dan lebih tua).Seolah, jika sebagai contoh pertama di atas, 'C' kompiler yang lebih tua.Mereka mungkin tidak menjadi pilihan terbaik, tetapi mereka adalah standar industri.Namun, Verilog adalah mendapatkan banyak pengguna, khususnya di bidang desain ASIC.
Ada perbedaan antara VHDL dan Verilog yang layak dicatat.
VHDL tingkat lebih tinggi daripada Verilog.VHDL memiliki, misalnya, perpustakaan.Anda dapat meletakkan seluruh blok di perpustakaan, dan kemudian menggunakannya kembali dengan mudah.Dengan Verilog, Anda tidak punya.Setiap kali Anda ingin memulai sebuah proyek baru, dan Anda mengambil sesuatu yang berguna dari proyek lain, Anda harus mengambil semua file sumber secara individual.Ada pengertian tentang 'paket'.
Verilog dapat pergi ke tingkat yang lebih rendah daripada VHDL.Anda dapat model di tingkat transistor (mos gerbang, ...).Inilah sebabnya mengapa sering Preffered untuk desain ASIC.
Bottom line, VHDL lebih didukung daripada Verilog.Anda memiliki lebih banyak barang di Net tersedia dalam VHDL.Perusahaan melakukan ofted Verilog VHDL alat sebelum alat.Ambil misalnya Xilinx EDK dan lembut MicroBlaze prosesor, yang belum hanya dihasilkan dalam VHDL.Verilog lebih sederhana untuk belajar (IMHO), dan dukungan semakin cepat.
Orang-orang digunakan untuk bahasa terstruktur mungkin akan lebih mudah untuk memulai di Verilog.VHDL adalah lebih mapan dari Verilog (dan lebih tua).Seolah, jika sebagai contoh pertama di atas, 'C' kompiler yang lebih tua.Mereka mungkin tidak menjadi pilihan terbaik, tetapi mereka adalah standar industri.Namun, Verilog adalah mendapatkan banyak pengguna, khususnya di bidang desain ASIC.
Ada perbedaan antara VHDL dan Verilog yang layak dicatat.
VHDL tingkat lebih tinggi daripada Verilog.VHDL memiliki, misalnya, perpustakaan.Anda dapat meletakkan seluruh blok di perpustakaan, dan kemudian menggunakannya kembali dengan mudah.Dengan Verilog, Anda tidak punya.Setiap kali Anda ingin memulai sebuah proyek baru, dan Anda mengambil sesuatu yang berguna dari proyek lain, Anda harus mengambil semua file sumber secara individual.Ada pengertian tentang 'paket'.
Verilog dapat pergi ke tingkat yang lebih rendah daripada VHDL.Anda dapat model di tingkat transistor (mos gerbang, ...).Inilah sebabnya mengapa sering Preffered untuk desain ASIC.
Bottom line, VHDL lebih didukung daripada Verilog.Anda memiliki lebih banyak barang di Net tersedia dalam VHDL.Perusahaan melakukan ofted Verilog VHDL alat sebelum alat.Ambil misalnya Xilinx EDK dan lembut MicroBlaze prosesor, yang belum hanya dihasilkan dalam VHDL.Verilog lebih sederhana untuk belajar (IMHO), dan dukungan semakin cepat.
http://blog.binadarma.ac.id/ariezaki/2012/11/sinau-vhdl/
0 Response to "VHDL dan Verilog"
Posting Komentar